vivado实验--下板子

拿到了一块Nexys4开发板,尝试着对RSA T-100进行下板子的操作。

实际上真正的下板子对之前配置I/O管脚的操作是有要求的,不能直接使用vivado提供的Autoplace I/O Ports工具。

按照之前方法的话会出现如下所示的warning:

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WARNING: [Labtools 27-3361] The debug hub core was not detected.
Resolution:
1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active.
2. Make sure the BSCAN_SWITCH_USER_MASK device property in Vivado Hardware Manager reflects the user scan chain setting in the design and refresh the device. To determine the user scan chain setting in the design, open the implemented design and use 'get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]'.
For more details on setting the scan chain property, consult the Vivado Debug and Programming User Guide (UG908).

而且下板子之后不会有什么实际现象产生。

从头重新跑了一遍,在Run Synthesis之后,Open Synthesis Design中配置管脚。这一回可要认真配置了。

首先,clock的管脚在开发文档中有说明:

The Nexys4 board includes a single 100MHz crystal oscillator connected to pin E3 (E3 is a MRCC input on bank 35).

因此clock配E3管脚。

对于reset管脚来说,一般的FPGA芯片是没有reset管脚的,如果需要的话就随便配一个,然后自己去控制复位。我配了一个button。

参考链接:

【专辑:fpga引脚分配】FPGA的引脚如何配置?

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